SOI Wafer:Niedrigere parasitäre Kapazität stärkere Verriegelungsimmunität verbesserte Strahlungsbeständigkeit

 Produktinformationen

     
      SOI (Silicon-on-Insulator) ist ein Wafer mit einer „Sandwich“-Struktur, der aus drei Schichten besteht: die obere Siliziumschicht, auch bekannt als Top Si / Device Layer, wird zur Herstellung von Transistoren verwendet; die mittlere Schicht ist das Buried Oxide (BOX), das für die elektrische Isolation sorgt; und die untere Schicht ist das Silizium-Trägersubstrat (Handle/Substrate Wafer).

      Im Vergleich zu herkömmlichen Bulk-Si-Wafern zeichnen sich SOI-Wafer durch eine vollständige dielektrische Isolation aus, die eine geringere parasitäre Kapazität und einen geringeren Leckstrom ermöglicht, eine stärkere Immunität gegen Latch-up, eine verbesserte Strahlenbeständigkeit und einen geringeren Stromverbrauch aufweist. Daher ist SOI ein wichtiges Substratmaterial für RF-Front-End-Geräte, Leistungshalbleiter, FD-SOI-Logikprozesse, Photonik, MEMS und andere fortschrittliche Halbleiteranwendungen.
          

         
 

Prozessziele

      Das Kernziel der Herstellung von SOI-Wafern ist es, einen einkristallinen Siliziumdünnfilm auf einer Isolierschicht zu erhalten, mit präzise kontrollierter Dicke, einer Kristallqualität, die mit Bulk-Silizium vergleichbar ist, und einer ultra-glatten Oberfläche, die atomare Ebenheit erreicht.

Insbesondere zielt der Prozess darauf ab:

      ① Präzise Kontrolle der Dicke der Deviceschicht und der BOX-Schicht, mit einer Dickentoleranz im Nanometerbereich. Für FD-SOI erfordert die obere Siliziumschicht typischerweise eine Dickentoleranz in der Größenordnung von ±0,5 nm gehalten werden.

      ② Aufrechterhaltung einer hohen Einkristallqualität in der oberen Siliziumschicht, mit geringer Versetzungsdichte, langer Minoritätsladungsträgerlebensdauer und ohne Restgitterdefekte wie HDD.

      ③ Erreichung einer hohen Durchbruchfestigkeit, eines geringen Leckstroms und einer geringen Grenzflächenzustandsdichte in der BOX-Schicht, mit einer elektrischen Feldstärke in der Größenordnung von >10 MV/cm gehalten werden.

      ④ Sicherstellung einer hohlraumfreien Bonding-Grenzfläche, ohne Risiko lokaler Delamination, und Bereitstellung einer Langzeit-Zuverlässigkeit, die die Geräteanforderungen erfüllt.

      ⑤ Sicherstellung, dass Oberflächenpartikel, metallische Verunreinigungen und Oberflächenrauheit die Reinheits- und Qualitätsanforderungen für IC-Halbleiteranwendungen gehalten werden.

                                                             


Vergleich der Mainstream-SOI-Herstellungsrouten

 

Detaillierter Smart Cut™-Prozessablauf

Prozessübersicht:
Eingehende Waferinspektion → RCA-Reinigung → Thermische Oxidation (BOX) → Wasserstoffionenimplantation → Reinigung / Oberflächenaktivierung → Wafer-Bonding → Spalt-Auslagerung → Dehydrierungs-Auslagerung → Grobschleifen / Dünnen → CMP-Finishing → Opferschichtoxidation + chemisches Polieren → Inspektion & Klassifizierung → Endreinigung & Verpackung



Schritt 1 | Eingehende Waferinspektion & RCA-Reinigung

Prozessziel:Entfernung von Partikeln, organischen Verunreinigungen, Metallionen und der nativen Oxidschicht von der Siliziumwaferoberfläche, um eine saubere und hydrophile (hydroxylterminierte) Oberfläche für die nachfolgende Oxidation und das Wafer-Bonding zu erhalten.

Hauptprozess:
SC-1 (NH₄OH/H₂O₂/DI zur Partikel- und organischen Entfernung)
→ DHF (verdünnte HF zur Entfernung von nativem Oxid)
→ SC-2 (HCl/H₂O₂/DI zur Entfernung metallischer Verunreinigungen)
→ Überlaufspülung + langsame Spülung und Trocknung (SRD)

Produktion Ausrüstung:

Vollautomatische 8-Zoll/12-Zoll-Batch-Nassreinigungssysteme (Wet Bench), Einzelwaferreiniger wie SDI- und TEL-Systeme, Ultraschall-unterstützte Reinigungssysteme und SRD-Trockner.

Materialien & Prozesschemikalien:
Elektronische NH₄OH-, H₂O₂-, HCl- und HF-Qualität; ultrareines deionisiertes Wasser (DIW, spezifischer Widerstand 18,2 MΩ·cm); und hochreines N₂.                                     

                                           

Schritt 2 | Thermische Oxidation für BOX-Wachstum
Prozessziel:

Wachstum einer hochwertigen thermischen Oxidschicht auf der Oberfläche des Seed/Donor-Wafers, die als Buried-Oxide-(BOX)-Schicht des endgültigen SOI-Wafers dient. Die typische Dicke reicht von 25 nm bis 3 µm, je nach Anwendung. Zum Beispiel verwenden einige RF-Geräte häufig ein Substrat mit niedrigem spezifischem Widerstand in Kombination mit einer relativ dicken BOX-Schicht.

Die Oxiddichte, die Grenzflächenzustandseigenschaften und die Dickentoleranz beeinflussen direkt die elektrische Isolation und die Durchbruchleistung der BOX-Schicht.

Hauptprozess:
Eine Trocken-Nass-Trocken-Thermoxidationsequenz kann verwendet werden, typischerweise bei 1000–1150°C. Für Produkte mit höheren Spezifikationen kann eine verlängerte Trockenoxidation eingesetzt werden, um eine dichtere Oxidschicht und eine verbesserte Grenzflächenqualität zu erzielen.

Produktionsausrüstung:
Vertikale Oxidationsöfen, horizontale Diffusionsöfen und RTP-Schnellthermooxidationssysteme (RTO).

Materialien & Prozessgase:
Hochreines O₂ (≥99,999%), H₂ zur Erzeugung von Nassoxidation mit einer Brennkammer, hochreines N₂/Ar für inerte Atmosphären, Quarzofenrohre und SiC-Waferkörbe.

                                                  


Schritt 3 | Wasserstoffionenimplantation — Kern von Smart Cut™

Prozessziel:
      Wasserstoffionen wie H⁺ oder kombinierte H₂⁺/He⁺-Ionen werden durch die Oxidschicht in das Silizium in kontrollierter Tiefe implantiert und bilden eine Mikrokavität oder eine geschwächte Schicht. Diese Tiefe entspricht der endgültigen Dicke der SOI-Deviceschicht.
      Typische Implantationsenergien reichen von 10–200 keV, mit Implantationsdosen von etwa 2×10¹⁶–8×10¹⁶ Ionen/cm². Die Implantationsenergie und -dosis beeinflussen die Dicke der übertragenen Schicht und die endgültige Oberflächenqualität.

Schlüsselkontrollen:

• Gleichmäßigkeit der Implantation innerhalb des Wafers: <1%
• Kühlung des Wafers zur Vermeidung unerwünschter thermischer Effekte während der Implantation
• Stabilität des Ionenstrahls
• Elektrostatische Strahlablenkung oder Waferrotation bei höheren Energien zur Verbesserung der Implantationsgleichmäßigkeit

Produktionsausrüstung:
      Hochenergie-/Hochstrom-Ionenimplantatoren.

Materialien & Komponenten:
      Hochreines H₂-Gas zur Dissoziation und Ionisation, SiC/Graphit-Abschirmkomponenten und Faraday-Napf-Baugruppen.



                                                 

Schritt 4 | Oberflächenreinigung & Plasmaaktivierung
Prozessziel:
      Nach der Ionenimplantation wird die Waferoberfläche gereinigt, um Verunreinigungen zu entfernen. Die Implantationsfläche und die Oberfläche des Handle-Wafers werden dann plasmaaktiviert, üblicherweise unter Verwendung von N₂/O₂/Ar-Plasma, um die Dichte der Oberflächenhydroxylgruppen zu erhöhen und die Bonding-Fähigkeit zu verbessern, was eine ausreichende anfängliche Bindungsstärke bei Raumtemperatur ermöglicht.

Produktionsausrüstung:
      Plasmaaktivierungs- und Wafer-Bonding-Systeme, die eine RF-Plasmenkammer und eine Bonding-Kammer integrieren, zusammen mit Einzelwafer-Reinigungssystemen.

Materialien & Prozessgase:
      Hochreine N₂-, O₂- und Ar-Prozessgase, DIW und spezielle Reinigungschemikalien.

Schritt 5 | Wafer-Bonding
Prozessziel:
      Der aktivierte Seed/Donor-Wafer mit der Oxid-/implantationsbeschichteten Oberfläche nach unten wird unter kontrollierter Atmosphäre ausgerichtet und mit dem Handle-Wafer in Kontakt gebracht. Van-der-Waals-Kräfte und Wasserstoffbrückenbindungen ermöglichen ein direktes Bonding bei Raumtemperatur (Direct Bonding / SDB). Makroskopische Hohlräume sollten an der Bonding-Grenzfläche vermieden werden.

Schlüsselkontrollen:

• Genauigkeit der Bonding-Ausrichtung
• Kammer-Vakuumlevel
• Verhinderung von Gas-Einschlüssen am Waferrand
• Ausbreitung der Bonding-Welle vom Zentrum zum Rand
• Anfängliche Bindungsstärke

Produktionsausrüstung:
      Vollautomatische Cluster-Wafer-Bonding-Systeme.

Materialien & Prozessgase:
      Hochreines N₂ und DIW.
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Schritt 6 | Spalt-Auslagerung & Dehydrierungs-Auslagerung
 

Prozessziel :

① Spalt-Auslagerung:Typischerweise bei 400–600°C. Der steigende Wasserstoffdruck innerhalb der implantierten Mikrokavitäten treibt die Rissausbreitung voran, wodurch sich der Seed/Donor-Wafer entlang der vordefinierten geschwächten Schicht spaltet. Die resultierende Spaltfläche weist im Allgemeinen eine Rauheit im Nanometerbereich auf.

② Dehydrierungs-Auslagerung:Typischerweise bei 900–1100°C, um Restwasserstoff aus der oberen Siliziumschicht zu entfernen, während die Si–O–Si-Bonding-Grenzfläche weiter verstärkt und die gesamte Bindungsstärke erhöht wird.

Produktionsausrüstung:

Cluster-Auslagerungsöfen, vertikale Auslagerungsöfen und RTP-Systeme.

Materialien & Prozessgase:

Hochreines N₂/Ar, wobei einige Prozesse Atmosphären mit Spuren von O₂ verwenden; Quarzschalen und Ofenrohre.

Hinweis:

Der gespaltene Donor-Wafer kann nach anschließendem Polieren wiederverwendet werden, was einer der wichtigen Kostenvorteile des Smart Cut™-Prozesses gegenüber dem herkömmlichen BESOI ist.

                                                       

Schritt 7 | Grobes Dünnen (BESOI-Route) / Schleifen
Prozessziel:

      Bei Smart Cut™ weist die Spaltfläche der oberen Siliziumschicht im Allgemeinen Oberflächenvariationen im Nanometerbereich auf, daher wird zuerst ein leichter Schleifschritt mit einer Diamantschleifscheibe durchgeführt, um größere Oberflächenunregelmäßigkeiten zu entfernen.

      Für die BESOI-Route wird die gebondete obere Siliziumschicht typischerweise von ca. 725 µm auf die Zielstärke geschliffen, die von mehreren Mikrometern bis zu mehreren zehn Mikrometern reichen kann, gefolgt von Nassätzen mit einer geeigneten Ätzstoppschicht für eine feinere Dickenkontrolle.
 

Produktionsausrüstung :

      Siliziumwafer-Schleifmaschinen; Nasschemische Dünnsysteme können auch für den BESOI-Prozess verwendet werden.

Materialien & Prozessverbrauchsmaterialien:

      Diamantschleifscheiben, Schleifschlämme und Ätzmittel für die Ätzstoppverarbeitung in der BESOI-Route.
 

Schritt 8 | CMP — Chemisch-mechanisches Polieren

Prozessziel:

      CMP wird verwendet, um die obere Siliziumschicht weiter auf die Zielstärke zu reduzieren und gleichzeitig die Oberflächenrauheit auf RMS < 0,15 nm, basierend auf einem 1 × 1 µm AFM-Scan, zu reduzieren, um globale und lokale Planaranforderungen zu erfüllen.

Dieser Schritt ist einer der Schlüsselprozesse zur Erzielung einer ausgezeichneten Dicketoleranz der Deviceschicht gehalten werden.

Schlüsselkontrollen :

1. Polierrate und Selektivität

2. Echtzeit-Endpunkterkennung, wie Wirbelstrom- oder optische Dickenüberwachung

3. Management des Polierpad-Zustands

4. Post-CMP-Reinigung zur Vermeidung von Partikel- und Metallrückständen
   
                                                             
    

Schritt 8 | CMP — Chemisch-mechanisches Polieren

Prozessziel:

CMP wird verwendet, um die obere Siliziumschicht weiter auf die Zielstärke zu reduzieren und gleichzeitig die Oberflächenrauheit auf RMS < 0,15 nm, basierend auf einem 1 × 1 µm AFM-Scan, zu reduzieren, um globale und lokale Planaranforderungen zu erfüllen.

Dieser Schritt ist einer der Schlüsselprozesse zur Erzielung einer ausgezeichneten Dicketoleranz der Deviceschicht gehalten werden.

Schlüsselkontrollen :

• Polierrate und Selektivität

• Echtzeit-Endpunkterkennung, wie Wirbelstrom- oder optische Dickenüberwachung

• Management des Polierpad-Zustands

• Post-CMP-Reinigung zur Vermeidung von Partikel- und Metallrückständen

​Produktionsausrüstung:

CMP-Poliersysteme + Post-CMP-Scrubber.

Materialien & Verbrauchsmaterialien:

Alkalische siliziumbasierte Slurry zum Siliziumpolieren, enthaltend kolloidale Siliziumdioxid-Abrasivstoffe und KOH/aminbasierte pH-Modifikatoren; Polyurethan-Polierpads, DIW und Pad-Konditionierer (Schleifscheiben).

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Schritt 9 | Opferschichtoxidation & abschließendes chemisches Polieren
Prozessziel:

      Eine dünne thermische Oxidschicht wird auf das CMP-fertige Oberflächensilizium aufgebracht, wobei etwa 10–20 nm Silizium verbraucht werden. Dies überträgt Oberflächenschäden (SSD) und Restmikrodefekte, die während des CMP eingeführt wurden, in die Oxidschicht, die dann mit HF entfernt wird.

Für ausgewählte Produkte kann ein zusätzliches leichtes Touch Polish / Final Polish angewendet werden, um die Oberflächenqualität weiter zu verbessern.

      Dieser Schritt hilft, die Oberflächenfehlerrate zu reduzieren und den Zustand der endgültigen Waferoberfläche weiter zu verbessern.

Produktionsausrüstung:
      Oxidationsöfen / RTO-Systeme, Batch-HF-Ätz- und Reinigungssysteme und Einzelwafer-Final-Polish-CMP-Systeme (optional).

Materialien & Chemikalien:
      Hochreines O₂, BOE/HF-gepufferte Ätzmittel, DIW und N₂.

Schritt 10 | Inspektion, Auslagerung & Endverpackung

Prozessziel:

      Umfassende dimensionale, elektrische, Oberflächenqualitäts- und visuelle Inspektionen werden gemäß den Produktspezifikationen durchgeführt, gefolgt von einer Produktklassifizierung wie Prime / Test / Control basierend auf den Inspektionsergebnissen.

Nach der Endreinigung werden die Wafer unter kontrollierter Umgebung versiegelt und verpackt. Vakuumversiegelung oder Stickstoff-gefüllte Verpackungen können verwendet werden, um das Risiko von Partikel- und Umgebungsverunreinigungen während des Transports und der Lagerung zu minimieren.

Produktionsausrüstung:

      Verschiedene Wafer-Inspektions- und Messtechniksysteme, zusammen mit Reinraum-Verpackungslinien, einschließlich Reinraum-Arbeitsplätzen und automatisierten Waferbox-Beladungssystemen.

Verpackungsmaterialien:

      Waferträger wie FOSB, G1000 und offene Empak-Systeme, reine Verpackungsbeutel, hochreines N₂ und Beschriftungsmaterialien.

Messtechnik-Elemente & Ausrüstung
 

Hauptrohstoffe & Prozessverbrauchsmaterialien

Anforderungen an die Fertigungsumgebung
 

①
Sauberkeit:CMP, Reinigung, Inspektion und Verpackung sollten in ISO Klasse 3–4 (Klasse 1–10) Reinräumen durchgeführt werden. Bereiche für Oxidation, Auslagerung und Ionenimplantation sollten bei ISO Klasse 5–6 oder besser gehalten werden.

②
Temperatur & Luftfeuchtigkeit:Umgebungstemperatur: 22±1°C; Messräume werden für eine verbesserte Genauigkeit der Schichtdickenmessung bei 20±0,5°C empfohlen. Relative Luftfeuchtigkeit: 40%–50%; der Bereich vor dem Bonding wird bei 45%±5% empfohlen, um stabile Oberflächenhydroxylbedingungen aufrechtzuerhalten.

③
Vibrationskontrolle:Bereiche für CMP, optische Schichtdickenmessung und AFM sollten isolierte Fundamente oder Vibrationsschutzmaßnahmen verwenden und die von den Geräteherstellern spezifizierten ISO VC-Vibrationskriterien erfüllen, um Messrauschen und polierbedingte Oberflächenmuster zu minimieren.

④
UPW & Chemikalien:Ultrareines Wasser (UPW) sollte einen spezifischen Widerstand von 18,2 MΩ·cm bei 25°C und TOC <5 ppb haben. Elektronische Chemikalien sollten gemäß den geltenden SEMI-Standards kontrolliert und über ein zentrales Chemikalienmanagement- und Versorgungssystem (CMS) geliefert werden.

⑤ ESD & Kreuzkontaminationskontrolle
ESD & Kreuzkontaminationskontrolle:Wafer mit hohem spezifischem Widerstand sind anfälliger für elektrostatische Effekte und Partikelanziehung; daher sind Ionisatoren, Erdung und andere ESD-Kontrollmaßnahmen erforderlich. Geräte, Vorrichtungen und Verbrauchsmaterialien sollten zwischen verschiedenen Dotierungsspezifikationen getrennt werden, um Kreuzkontamination und Widerstandsdrift zu verhindern.

                                               


Schlussfolgerung
 

      SOI-Wafer sind ein klassisches Beispiel für „Material als Bauteil“, bei dem ein Siliziumdünnfilm mit Nanometer-präziser Dickenkontrolle die Leistungsgrenzen nachgeschalteter Halbleiterbauteile direkt beeinflusst.

Von der RCA-Reinigung, die eine hochkontrollierte und kontaminationsfreie Startoberfläche schafft, über die Wasserstoffionenimplantation, die die Spaltfläche präzise definiert, bis hin zum CMP (Chemisch-mechanisches Polieren) und der Opferschichtoxidation, die eine ultra-glatte Oberfläche mit geringen Defekten erzeugen, stellt jede Stufe eine präzise Integration von Materialien, Geräten und Messtechniktechnologien dar.

Da Anwendungen wie FD-SOI, RF-Front-End-Geräte, Siliziumphotonik und Hochspannungs-Leistungshalbleiter sich weiterentwickeln, steht die Herstellung von SOI-Wafern vor immer strengeren Anforderungen an Dicketoleranz der Deviceschicht, BOX-Leistung, Oberflächenqualität und Defektmanagement, was die SOI-Technologie zu immer höherer Präzision, geringeren Defektleveln und verbesserter Zuverlässigkeit treibt.


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                                            8-Zoll SiC-Wafer Siliziumkarbidwafer Prime Dummy Research Grade 500um 350 Um