Da KI-Rechenzentren, 6G-Funknetze, Satellitenkommunikation und Hochauflösungsradare höhere Frequenzen und Bandbreiten anstreben, stößt herkömmliches Silizium-CMOS an seine Leistungsgrenzen.

Indiumphosphid, Galliumarsenid und Galliumnitrid können in leistungsintensiven Funktionen höhere Verstärkung, Ausgangsleistung, Betriebsfrequenz oder Energieeffizienz als Silizium bieten. Die Herstellung eines gesamten großflächigen Systems aus III-V-Halbleitermaterialien ist jedoch teuer und schwer zu skalieren.

Die Integration von III-V-Chiplets bietet einen praktikableren Ansatz. Kleine InP-, GaAs- oder GaN-Dies können nur dort eingesetzt werden, wo ihre Materialeigenschaften einen messbaren Vorteil bieten, während ein300-mm-Silizium-Interposer lieferthochdichte Verbindungen, passive Komponenten, Through-Silicon-Vias und Verbindungen zu CMOS-Bausteinen.

Diese Architektur kombiniert die elektrische Leistung von III-V-Materialien mit der Skalierbarkeit der Fertigung und der Routing-Dichte der Siliziumtechnologie. Ihr Erfolg hängt jedoch von weit mehr ab als nur vom Platzieren verschiedener Dies auf demselben Substrat.

Die Dicke der Chiplets, die Koplanarität der Bondpads, die Ebenheit der Oberfläche, der Verzug des Interposers, die Ausrichtungsgenauigkeit, die Wärmeausdehnung und die Wärmeabfuhr beeinflussen alle die Leistung und Zuverlässigkeit des fertigen Pakets.

Warum III-V-Chiplets auf Silizium integrieren?

Silizium-CMOS bietet eine ausgereifte 200-mm- und 300-mm-Fertigung, eine hohe Transistordichte und relativ niedrige Produktionskosten. Es ist sehr effektiv für digitale Logik, Steuerung, Kalibrierung, Signalverarbeitung und viele Mixed-Signal-Funktionen.

Bei Millimeterwellen- und Sub-Terahertz-Frequenzen liefert Silizium möglicherweise nicht die erforderliche Kombination aus Verstärkung, Ausgangsleistung, Rauschverhalten und Effizienz für jeden Teil des Systems.

III-V-Materialien schließen diese Leistungslücken.

Anstatt zu versuchen, Logik, HF-Verstärker, Schalter, optische Treiber und passive Komponenten aus einem einzigen Material herzustellen, kann jede Funktion der am besten geeigneten Technologie zugewiesen werden.

Ein typisches heterogenes System kann kombinieren:

• Silizium-CMOS für Steuerung und digitale Verarbeitung
• Silizium-Germanium-BiCMOS für schnelle Mixed-Signal-Funktionen
• InP-Chiplets für Ultrahochfrequenzverstärkung
• GaAs-Chiplets für ausgereifte Mikrowellen- und Millimeterwellenfunktionen
• GaN-Chiplets für Hochfrequenzverstärkung
• Siliziumphotonik für optische Datenübertragung
• Ein Silizium-Interposer für Routing, Passivkomponenten und Systemintegration

Diese funktionale Trennung kann die Menge des teuren III-V-Materials reduzieren und gleichzeitig die Herstellung jedes Chiplets in einem optimierten Prozess ermöglichen.

Rollen von InP-, GaAs- und GaN-Chiplets

InP-Chiplets

Indiumphosphid ist besonders attraktiv für Schaltungen, die oberhalb von 100 GHz arbeiten. InP-Heterojunction-Bipolar-Transistoren und High-Electron-Mobility-Transistoren können bei extrem hohen Frequenzen hohe Ladungsträgergeschwindigkeiten, starke Verstärkung und rauscharmes Verhalten liefern.

Potenzielle InP-Chiplet-Funktionen umfassen:

• Millimeterwellen- und Sub-Terahertz-Leistungsverstärker
• Rauscharme Verstärker
• Optische Modulatortreiber
• Transimpedanzverstärker
• Hochgeschwindigkeits-Fotodetektoren
• 6G-Frontend-Schaltungen
• Datenzentrum-Optik-Interconnect-Komponenten

Die Herausforderung besteht darin, dass InP-Wafer kleiner, zerbrechlicher und teurer sind als Siliziumwafer. Die Umwandlung eines fertigen InP-Wafers in kleine funktionale Chiplets ermöglicht eine effizientere Nutzung des verfügbaren Materials.

GaAs-Chiplets

Galliumarsenid verfügt über ein etabliertes Fertigungs-Ökosystem für Mikrowellen- und HF-Bauteile. GaAs-pHEMT- und HBT-Technologien werden häufig dort eingesetzt, wo Hochfrequenzleistung, geringes Rauschen und zuverlässige Leistungsverstärkung erforderlich sind.

GaAs-Chiplets können unterstützen:

• Mikrowellen-Leistungsverstärker
• Phased-Array-Frontends
• Radar-Sende- und -Empfangsmodule
• Satellitenkommunikationsschaltungen
• HF-Schalter
• Rauscharme Verstärker
• Hochfrequenz-Sensorsysteme

GaAs nimmt im Allgemeinen eine Leistungs- und Kostenposition zwischen siliziumbasierten HF-Technologien und spezialisierteren InP- oder GaN-Bauteilen ein.

GaN-Chiplets

Galliumnitrid kombiniert ein hohes Durchbruchfeld, eine hohe Leistungsdichte und eine starke Hochfrequenzleistung. Es ist besonders wertvoll für HF-Leistungsverstärker, die unter anspruchsvollen Betriebsbedingungen eine hohe Ausgangsleistung liefern müssen.

GaN-Chiplets können verwendet werden in:

• Hochleistungs-HF-Verstärker
• 5G- und 6G-Basisstationen
• Phased-Array-Radar
• Satellitenkommunikationssender
• Elektronische Kampfsysteme
• Hochfrequenz-Leistungsumwandlung
• Datenzentrum-Stromversorgungsschaltungen

GaN-Chiplets erzeugen konzentrierte Wärme und erfordern eine sorgfältige thermische Auslegung. Die Substratwahl, die Dicke des Dies, die Rückseitenmetallisierung und die Die-Attach-Struktur beeinflussen stark die erreichbare Ausgangsleistung und die Langzeitzuverlässigkeit.

Was ist ein 300-mm-RF-Silizium-Interposer?

Ein Silizium-Interposer ist ein Zwischensubstrat, das zwischen aktiven Chiplets und dem Paket-Substrat oder der Leiterplatte platziert wird.

Im Gegensatz zu einem einfachen mechanischen Träger kann ein RF-Silizium-Interposer funktionale elektrische Strukturen enthalten wie:

• Redistributionsschichten mit feinem Pitch
• Through-Silicon-Vias
• Masseflächen
• Übertragungsleitungen mit kontrollierter Impedanz
• Induktivitäten
• Widerstände
• Metall-Isolator-Metall-Kondensatoren
• Stromversorgungsnetze
• HF-Abschirmungsstrukturen
• Hochdichte digitale Verbindungen

Die Verwendung einer 300-mm-Siliziumplattform ermöglicht die Herstellung dieser Merkmale mit Geräten und Prozessen, die aus fortschrittlichen Halbleiterfabriken stammen.

Ein RF-Interposer muss Verluste und parasitäres Verhalten bei Frequenzen kontrollieren, bei denen selbst eine kurze Verbindung die Systemleistung erheblich beeinträchtigen kann. Die Leiterbahnbreite, die Dicke des Leiters, die dielektrischen Eigenschaften, die Oberflächenrauheit, die Rückpfade und die Übergänge zwischen den Schichten müssen alle berücksichtigt werden.

Aktuelle Entwicklungen bei 300-mm-RF-Interposern haben einen Betrieb bis zu 325 GHz und die Integration von InP-Chiplets mit sehr geringen Einfügedämpfungen gezeigt. Dies deutet darauf hin, dass Silizium-Interposer als aktive Integrationsplattformen auf Systemebene fungieren können und nicht nur als passive Chip-Träger.

Vorteile der Verlagerung passiver Komponenten auf den Interposer

III-V-Waferfläche ist teuer. Die Verwendung für große Induktivitäten, Kondensatoren oder andere passive Komponenten kann die Chipgröße erhöhen, ohne die Hauptvorteile des Materials zu nutzen.

Die Verlagerung ausgewählter passiver Funktionen auf den Silizium-Interposer kann:

• Die III-V-Chiplet-Fläche reduzieren
• Die Materialkosten senken
• Das Stromversorgungsdesign verbessern
• Verbindungen verkürzen
• Die Paketgröße reduzieren
• Die Systemintegration erhöhen
• Die Komponentenaufteilung verbessern
• Die unabhängige Optimierung von aktiven und passiven Bauteilen ermöglichen

Hochdichte eingebettete Kondensatoren sind besonders wichtig für die lokale Stromversorgung und Entkopplung. Aktuelle Forschungen an 300-mm-RF-Silizium-Interposern berichten von Kapazitätsdichte-Verbesserungen von etwa dem 10- bis 100-fachen im Vergleich zu herkömmlichen Kondensatoren, die direkt in einigen III-V-Prozessen integriert sind.

Der Interposer wird somit Teil des elektrischen Designs und nicht nur ein neutrales Substrat.

III-V-Chiplet-Bonding-Methoden

Mehrere Bonding-Ansätze können für die Anbringung von III-V-Chiplets auf Silizium-Interposern in Betracht gezogen werden.

Thermokompression-Bonding

Thermokompression-Bonding wendet kontrollierte Wärme und Druck an, um elektrische und mechanische Verbindungen zwischen Metallpads oder Mikro-Bumps zu bilden.

Mögliche Metallisierungen umfassen:

• Kupfer-zu-Kupfer
• Gold-zu-Gold
• Gold-Zinn
• Kupfer mit Lötdeckeln
• Andere lötbasierte Mikro-Bumps

Die Methode kann starke Verbindungen und feine Verbindungsabstände liefern, aber der vollständige Temperatur- und Druckzyklus muss mit dem III-V-Die und dem Interposer-Stack kompatibel sein.

Flip-Chip-Lötbonding

Flip-Chip-Bonding mit Löt-Mikro-Bumps ist relativ ausgereift und kann einige Höhenunterschiede der Oberfläche durch Lötkolben-Reflow ausgleichen.

Jedoch müssen die Lötverbindungsabmessungen, die intermetallische Bildung, Rückstände von Flussmittel und das Verhalten des Underfills kontrolliert werden. Bei sehr hohen Frequenzen trägt die Geometrie der Löt-Bumps auch zur Induktivität der Verbindung und zu Impedanzdiskontinuitäten bei.

Direktmetall-Bonding

Direktes Kupfer- oder Goldbonding kann feinere Verbindungsabstände und kürzere elektrische Wege unterstützen. Es erfordert extrem saubere, glatte und planare Oberflächen.

Partikel, Oxidschichten und lokale Topographie können einen vollständigen Kontakt verhindern und elektrisch offene oder mechanisch schwache Verbindungen erzeugen.

Hybrid-Bonding

Hybrid-Bonding verbindet gleichzeitig Metallverbindungen und umliegende dielektrische Oberflächen. Es kann sehr feine Abstände erreichen, erfordert aber eine strenge Kontrolle der Oberflächenplanarität, Sauberkeit und Ausrichtung.

Der Prozess ist attraktiv für hochdichte Integration, obwohl die unterschiedlichen Materialien und mechanischen Eigenschaften von III-V-Chiplets eine sorgfältige Prozessentwicklung erfordern.

Laserunterstütztes Bonding

Laserunterstütztes Bonding liefert lokalisierte Wärme an die Bonding-Schnittstelle, anstatt den gesamten Wafer und Paket-Stack auf die gleiche Temperatur zu erhitzen.

Potenzielle Vorteile umfassen:

• Kürzere Bonding-Zyklen
• Reduzierte gesamte thermische Belastung
• Schutz temperaturempfindlicher Interposer-Schichten
• Lokalisierte Verarbeitung
• Reduzierter thermischer Stress auf Wafer-Ebene
• Kompatibilität mit Interposern mit vielen passiven Komponenten

Im Jahr 2026 berichtete imec über laserunterstütztes Bonding von III-V-Chiplets auf einen 300-mm-RF-Silizium-Interposer mit einer Ausrichtungsgenauigkeit von unter 600 nm und einer Rotationsfehlausrichtung von unter 0,05 Grad über 43 Bauteile hinweg. HF-Messungen zeigten, dass die Leistung nach der Montage erhalten blieb.

Diese Ergebnisse demonstrieren das Potenzial des lokalisierten Bondings, obwohl die Produktionsqualifizierung noch eine umfassende Bewertung der Zuverlässigkeit, des Durchsatzes und der Ausbeute erfordert.

Warum Oberflächenebene wichtig ist

Fein-Pitch-Chiplet-Bonding erfordert, dass die gegenüberliegenden Oberflächen gleichmäßig Kontakt aufnehmen. Wenn das Chiplet oder der Interposer nicht ausreichend eben ist, können einige Verbindungen korrekt verbunden werden, während andere offen bleiben oder unzureichenden Druck erfahren.

Kritische geometrische Parameter umfassen:

• Gesamt-Dicken-Variation
• Lokale Dicken-Variation
• Wafer-Verzug
• Wafer-Warp
• Die-Koplanarität
• Gleichmäßigkeit der Bump-Höhe
• Einrückung oder Vorsprung des Bondpads
• Oberflächenwelligkeit
• Randabstand

Globaler Wafer-Verzug beschreibt die Gesamtkrümmung des 300-mm-Interposers. Lokale Ebenheit beschreibt kleinere Variationen innerhalb des Bereichs, der von einem einzelnen Chiplet eingenommen wird.

Beides ist wichtig.

Ein Wafer kann eine globale Verzugs-Spezifikation erfüllen, aber immer noch lokale Topographien enthalten, die ein kleines III-V-Die stören. Umgekehrt kann eine lokal ebene Bonding-Stelle immer noch schwierig zu verarbeiten sein, wenn der gesamte Wafer nicht gleichmäßig auf dem Bonding-Chuck gehalten werden kann.

Quellen für Interposer-Verzug und -Warp

Verzug und Warp können durch verschiedene Teile des Interposer-Fertigungsprozesses entstehen:

• Spannung in dielektrischen Schichten
• Dicke Kupfer-Redistributionsschichten
• Ungleichmäßige Metall-Dichte
• Through-Silicon-Via-Verarbeitung
• Wafer-Dünnung
• Polymer-Aushärtung
• Eingebettete passive Komponenten
• Thermische Ausdehnungs-Mismatch
• Temporäres Bonding und Debonding
• Rückseiten-Metallisierung

Die Metall-Dichte sollte so gleichmäßig wie möglich verteilt sein. Ein großer kupferreicher Bereich auf einer Seite des Interposers und ein Bereich mit geringer Metall-Dichte auf der anderen Seite können ungleichmäßige Spannungen und lokale Verzerrungen erzeugen.

Der Wafer-Verzug sollte in mehreren Phasen gemessen werden, einschließlich vor der Verarbeitung der Redistributionsschicht, nach der Metallisierung, nach der Dünnung und nach dem endgültigen thermischen Zyklus.

Chiplet-Dicke und Rückseiten-Vorbereitung

III-V-Chiplets werden oft ausgedünnt, um die elektrische Pfadlänge zu reduzieren, die thermische Leistung zu verbessern oder Paket-Höhenanforderungen zu erfüllen.

Dünne InP- und GaAs-Dies können jedoch zerbrechlich sein. Schleifschäden, Kantenabsplitterungen und Restspannungen können die Festigkeit des Dies während des Pick-and-Place und des Bondings reduzieren.

Wichtige Chiplet-Parameter umfassen:

• Endgültige Die-Dicke
• Dicken-Toleranz
• Rückseiten-Rauheit
• Parallelität Vorderseite-Rückseite
• Kantenqualität
• Absplitterungs-Grenzen
• Rückseiten-Metallisierung
• Die-Festigkeit
• Bekannt-guter-Die-Teststatus

Das Rückseiten-Schleifen sollte normalerweise von einem Spannungsentlastungsprozess gefolgt werden. Abhängig vom Material und der Anwendung kann dies Polieren, Trockenätzen, Nassätzen oder Plasma-Behandlung umfassen.

Eine glatte Rückseite kann die Metallhaftung und den thermischen Kontakt verbessern, während übermäßige Rauheit oder Verunreinigung den thermischen Widerstand erhöhen kann.

Ausrichtungsgenauigkeit bei feinem Verbindungsabstand

Die Ausrichtung wird schwieriger, wenn der Bump-Pitch und die Pad-Abmessungen schrumpfen. Das Bonding-System muss kompensieren für:

• Chiplet-Maßtoleranz
• Interposer-Verzerrung
• Thermische Ausdehnung während des Bondings
• Kalibrierung des Platzierungswerkzeugs
• Bewegung der Wafer-Bühne
• Die-Rotation
• Genauigkeit der optischen Markierungen

Ausrichtungsmarkierungen sollten nach früheren Verarbeitungsschritten sichtbar bleiben und so positioniert sein, dass sie den lokalen Bonding-Bereich genau darstellen.

Für HF-Bauteile führt eine Fehlausrichtung nicht nur zum Risiko einer offenen Verbindung. Sie kann auch die Verbindungsgeometrie verändern und parasitäre Kapazitäten, Induktivitäten oder Impedanzdiskontinuitäten einführen.

Dies ist besonders wichtig bei Millimeterwellen- und Sub-Terahertz-Frequenzen.

Oberflächenrauheit und Sauberkeit

Direktmetall- und Hybrid-Bonding erfordern sehr glatte Oberflächen. Lokale Partikel oder Vorsprünge können verhindern, dass der umliegende Bereich verbunden wird.

Quellen für Verunreinigungen umfassen:

• Dicing-Rückstände
• Photoresist-Rückstände
• Natürliches Metalloxid
• Organische Verunreinigungen
• Handhabungs-Partikel
• Rückseiten-Schleif-Abfälle
• Reinigungschemikalien
• Verpackungsmaterialien

Die Oberflächenvorbereitung kann Nassreinigung, Plasma-Aktivierung, Oxid-Entfernung und kontrolliertes Trocknen umfassen.

Der Prozess muss Verunreinigungen entfernen, ohne dünne Metallpads, dielektrische Schichten oder freiliegende III-V-Oberflächen zu beschädigen.

Die Partikelinspektion sollte sowohl den Interposer als auch die einzelnen Chiplets umfassen. Ein sauberer Interposer-Wafer kann keine kontaminierten bekannten-guten-Dies kompensieren.

Thermische Ausdehnungs-Mismatch

Die verbundene Baugruppe enthält Materialien mit unterschiedlichen Wärmeausdehnungskoeffizienten.

Ungefähre Werte bei Raumtemperatur umfassen:

Genaue Werte hängen von Temperatur, Kristallorientierung und Materialzustand ab.

Wenn sich die Baugruppe erwärmt und abkühlt, dehnen sich die Materialien unterschiedlich aus. Dies erzeugt Spannungen in den Chiplets, Bumps, Underfill und Interposer.

Wiederholte thermische Zyklen können beitragen zu:

• Bump-Ermüdung
• Grenzflächen-Delamination
• Die-Rissbildung
• Underfill-Rissbildung
• Beschädigung der Redistributionsschicht
• Änderungen der HF-Leistung
• Erhöhter thermischer Widerstand

Kleinere Chiplets erfahren im Allgemeinen weniger Gesamtausdehnungs-Mismatch als ein großes III-V-Die, was ein Grund dafür ist, dass Chiplet-Architekturen die mechanische Integration verbessern können. Feine Verbindungsstellen können jedoch immer noch hohe lokale Spannungen erfahren.

Thermomanagement von InP-, GaAs- und GaN-Chiplets

III-V-Chiplets erzeugen keine gleichen Wärmelasten.

GaN-HF-Leistungsverstärker können stark konzentrierte Hotspots erzeugen. InP- und GaAs-Bauteile können auch empfindlich auf die Sperrschichttemperatur reagieren, insbesondere wenn Verstärkung, Rauschen und Zuverlässigkeit stabil bleiben müssen.

Der Hauptwärmepfad kann durchlaufen:

1. Die aktiven Schichten des Bauteils
2. Das III-V-Substrat
3. Rückseiten-Metallisierung oder Vorderseiten-Bumps
4. Die Bonding-Schnittstelle
5. Underfill oder thermisches Schnittstellenmaterial
6. Der Silizium-Interposer
7. Paket-Substrat oder Kühlkörper
8. Externes Kühlsystem

Jede Schnittstelle fügt thermischen Widerstand hinzu.

Der Silizium-Interposer kann helfen, Wärme zu verteilen, sollte aber nicht automatisch als idealer Kühlkörper behandelt werden. Dichte Redistributionsschichten, dielektrische Schichten, Hohlräume und Underfill können den thermischen Pfad unterbrechen.

Optionen für das thermische Design können umfassen:

• Dünnere III-V-Chiplets
• Kupfer-Wärmepfeiler
• Thermische Through-Silicon-Vias
• Rückseiten-Kühlkörper
• Hochleitfähige Die-Attach-Materialien
• Lokale Metall-Wärmeverteilungsschichten
• Eingebettete mikrofluidische Kühlung
• Doppelseitige Kühlung
• Thermische Isolierung zwischen empfindlichen Dies

Die richtige Lösung hängt von der Leistungsdichte, der akzeptablen Sperrschichttemperatur und davon ab, ob die Wärme seitlich verteilt oder direkt von der Rückseite des Chiplets abgeführt werden muss.

HF- und thermisches Co-Design

Elektrisches und thermisches Design können nicht unabhängig optimiert werden.

Eine große Massefläche kann das HF-Verhalten verbessern und gleichzeitig Spannungen und Wärmeableitung verändern. Dicke Polymerschichten können HF-Verluste reduzieren, aber den thermischen Widerstand erhöhen. Dichte Metallstrukturen können die Wärmeleitung verbessern und gleichzeitig parasitäre Kopplung einführen.

Die Platzierung von Chiplets sollte berücksichtigen:

• HF-Signalweglänge
• Stromversorgungsdistanz
• Kontinuität der Masse-Rückleitung
• Thermische Hotspots
• Chiplet-zu-Chiplet-Erwärmung
• Konzentration mechanischer Spannungen
• Zugang zu Kühlstrukturen

Hochleistungs-GaN-Chiplets sollten nicht neben thermisch empfindlichen InP-Empfängern platziert werden, ohne die thermische Kopplung zu analysieren.

Systemweite Simulationen sollten elektromagnetische, thermische und mechanische Modelle kombinieren, bevor das Interposer-Layout finalisiert wird.

Underfill und Verkapselung

Underfill verteilt mechanische Spannungen und schützt feine Verbindungen, aber seine dielektrischen und thermischen Eigenschaften können die HF-Leistung beeinflussen.

Wichtige Underfill-Parameter umfassen:

• Viskosität
• Füllstoff-Partikelgröße
• Glasübergangstemperatur
• Elastizitätsmodul
• CTE
• Wärmeleitfähigkeit
• Feuchtigkeitsaufnahme
• Dielektrizitätskonstante
• Dielektrischer Verlust
• Aushärtungsschwund
• Hohlraumbildung

Bei hohen Frequenzen verändert das Underfill um Signal-Bumps die lokale elektromagnetische Umgebung. Die Materialauswahl sollte daher in die HF-Modellierung einbezogen werden.

Hohlraumfreier Fluss wird schwieriger, wenn der Bump-Pitch schrumpft und die Chiplet-Fläche zunimmt. Flussmittelrückstände oder Oberflächenverunreinigungen können die Kapillarfüllung weiter einschränken.

Vorgeschlagener Fertigungsablauf

Ein vereinfachter III-V-Chiplet-Integrationsprozess kann umfassen:

1. Herstellung von HF-Routing, Passivkomponenten und Bondpads auf dem Silizium-Interposer
2. Bildung und Freilegung von Through-Silicon-Vias, falls erforderlich
3. Dünnung und Fertigstellung der Interposer-Rückseite
4. Messung von TTV, Verzug, Warp und lokaler Ebenheit
5. Herstellung und elektrische Prüfung der III-V-Quellwafer
6. Dünnung der InP-, GaAs- oder GaN-Wafer nach Bedarf
7. Zerkleinern oder Singulieren von bekannten-guten-Chiplets
8. Inspektion von Die-Kanten, Oberflächen und Bondpads
9. Reinigung und Aktivierung der Bonding-Schnittstellen
10. Ausrichtung und Bonding jedes Chiplets
11. Auftragen von Underfill oder Verkapselung, falls erforderlich
12. Durchführung von thermischer Behandlung und Spannungsentlastung
13. Inspektion der Bondqualität und Ausrichtung
14. Durchführung von elektrischen, HF- und thermischen Tests
15. Abschluss der finalen Paketmontage und Zuverlässigkeitsqualifizierung

Die genaue Reihenfolge hängt davon ab, ob der Prozess Lötbonding, Thermokompression, Direktbonding, Hybrid-Bonding oder Laser-unterstütztes Bonding verwendet.

Inspektions- und Metrologieanforderungen

Empfohlene Inspektionsmethoden umfassen:

• Infrarot-Inspektion
• Scanning-Akustik-Mikroskopie
• Röntgenbildgebung
• Optische Oberflächeninspektion
• Weißlicht-Interferometrie
• Rasterkraftmikroskopie
• Wafer-Verzugs- und Warp-Mapping
• Bond-Alignment-Metrologie
• Elektrische Durchgangsprüfung
• HF-Netzwerkanalyse
• Thermografie
• Transiente thermische Messung

Keine einzelne Technik identifiziert jeden Defekt. Zum Beispiel kann die Röntgenbildgebung die Bump-Geometrie aufdecken, während die Scanning-Akustik-Mikroskopie besser zur Erkennung bestimmter Hohlräume und Delaminationen geeignet ist.

Metrologiedaten sollten mit elektrischen und HF-Ergebnissen korreliert werden, um zu identifizieren, welche physikalischen Defekte tatsächlich die Geräte-Leistung beeinflussen.

Checkliste für die Beschaffung

Beim Einkauf von Silizium-Interposern und III-V-Chiplets sollten Käufer Folgendes spezifizieren.

Silizium-Interposer

• Wafer-Durchmesser
• Silizium-Orientierung
• Silizium-Widerstand
• Wafer-Dicke
• TTV
• Verzug und Warp
• Lokale Bonding-Stellen-Ebenheit
• Redistributionsschicht-Struktur
• Leitermaterial und Dicke
• Dielektrikum-Material
• TSV-Durchmesser, -Pitch und -Widerstand
• Bondpad-Metallurgie
• Gleichmäßigkeit von Bump-Pitch und -Höhe
• Anforderungen an passive Komponenten
• Oberflächenrauheit
• Partikelgrenzen
• Randabstand
• Wafer-Map-Format

III-V-Chiplets

• Material: InP, GaAs oder GaN
• Bauteiltechnologie
• Quellwafer-Durchmesser
• Chiplet-Abmessungen
• Endgültige Die-Dicke
• Dicken-Toleranz
• Parallelität Vorderseite-Rückseite
• Rückseiten-Finish
• Bondpad-Metallurgie
• Grenzwerte für Kantenabsplitterung
• Die-Festigkeit
• Kriterien für bekannte-gute-Die-Tests
• Maximale Bonding-Temperatur
• Feuchtigkeits- und Lagerungsanforderungen

Montageprozess

• Bonding-Methode
• Verbindungs-Pitch
• Ausrichtungstoleranz
• Rotations-Toleranz
• Bonding-Kraft
• Thermischer Budget
• Oberflächenaktivierungsprozess
• Underfill-Material
• Kriterien für Hohlraumakzeptanz
• Anforderung an thermische Zyklen
• HF-Testfrequenz
• Zuverlässigkeitsqualifizierungsplan

Anwendungen

III-V-Chiplets auf RF-Silizium-Interposern könnten unterstützen:

• Beyond-5G- und 6G-Frontend-Module
• Sub-Terahertz-Funknetze
• KI-Datenzentrum-Optik-Interconnects
• Hochgeschwindigkeits-Netzwerk-Switches
• Phased-Array-Radar
• Automobilradar
• Satellitenkommunikation
• Luft- und Raumfahrt- und Verteidigungselektronik
• Wissenschaftliche Instrumentierung
• Hochfrequenz-Bildgebung und -Sensorik

Die gleiche Integrationsplattform kann durch Änderung der Kombination und Platzierung von Chiplets angepasst werden, anstatt jede Funktion in einem einzigen monolithischen Prozess neu zu gestalten.

Häufig gestellte Fragen

Warum nicht das gesamte System in InP, GaAs oder GaN herstellen?

III-V-Materialien bieten eine hervorragende Leistung für ausgewählte Funktionen, sind aber teurer und weniger skalierbar als Silizium für große digitale und passive Schaltungen. Chiplets reservieren III-V-Material für Bereiche, in denen es den größten Nutzen bringt.

Warum einen Silizium-Interposer anstelle eines organischen Substrats verwenden?

Silizium-Interposer können feinere Routing-Möglichkeiten, präzisere Geometrien, kleinere Verbindungen und integrierte passive Strukturen unterstützen. Diese Vorteile werden bei sehr hohen Frequenzen wichtig.

Welches III-V-Material ist am besten?

InP ist attraktiv für Ultrahochfrequenz- und optoelektronische Funktionen. GaAs bietet ausgereifte HF-Leistung. GaN wird bevorzugt, wenn hohe Leistungsdichte und Durchbruchfestigkeit erforderlich sind. Viele Systeme können mehr als ein Material verwenden.

Was ist die größte Bonding-Herausforderung?

Fein-Pitch-Bonding erfordert die gleichzeitige Kontrolle von Oberflächensauberkeit, lokaler Ebenheit, Bump-Koplanarität, Ausrichtung und thermischem Stress. Ein Versagen in einem Bereich kann die Ausbeute reduzieren.

Kann ein 300-mm-Interposer Chiplets von kleineren Wafern enthalten?

Ja. Ein Vorteil der Die-zu-Wafer-Integration ist, dass Chiplets, die auf kleineren InP-, GaAs- oder GaN-Wafern gefertigt werden, auf einer 300-mm-Siliziumplattform montiert werden können.

Warum ist das thermische Management schwierig?

Die Chiplets erzeugen unterschiedliche Wärmedichten, und die Wärme muss mehrere Schnittstellen überqueren. HF-optimierte dielektrische und Verbindungsstrukturen können auch den thermischen Pfad einschränken.

Schlussfolgerung

Die Integration von III-V-Chiplets auf 300-mm-RF-Silizium-Interposern bietet einen praktikablen Weg, die Hochfrequenz- und Hochleistungsfähigkeit von InP, GaAs und GaN mit der Fertigungsskalierbarkeit von Silizium-CMOS zu kombinieren.

Die Technologie kann die Menge des teuren III-V-Materials reduzieren, passive Komponenten auf den Interposer verlagern und kompakte Systeme für KI-Datenzentren, 6G-Kommunikation, Radar und Satellitenanwendungen schaffen.

Die heterogene Integration führt jedoch zu anspruchsvollen mechanischen und thermischen Anforderungen.

Interposer-TTV, Verzug, lokale Ebenheit, Chiplet-Dicke, Pad-Koplanarität und Ausrichtungsgenauigkeit bestimmen, ob Fein-Pitch-Verbindungen zuverlässig hergestellt werden können. Unterschiede in der Wärmeausdehnung erzeugen Spannungen während des Bondings und Betriebs, während konzentrierte III-V-Hotspots sorgfältig ausgelegte Wärmeableitungswege erfordern.

Eine erfolgreiche Entwicklung erfordert daher ein elektrisches, mechanisches und thermisches Co-Design. Käufer sollten den vollständigen Materialstapel, den Bonding-Prozess und das Zuverlässigkeitsziel definieren, bevor sie Chiplet- und Interposer-Spezifikationen auswählen.

Während die Industrie von isolierten Demonstrationen zu herstellbaren heterogenen Systemen übergeht, werden konsistente Wafer-Geometrie, bekannte-gute-Die-Qualität, fortschrittliches Bonding und Wafer-Level-Metrologie genauso wichtig sein wie die Leistung der III-V-Materialien selbst.