Umfassender Überblick über Wafer-Level-Packaging (WLP): Technologie, Integration, Entwicklung und Hauptakteure

Überblick über Wafer-Level-Packaging (WLP)

Wafer-Level-Packaging (WLP) stellt eine spezialisierte Technologie zur Integration von integrierten Schaltkreisen (ICs) dar, die sich dadurch auszeichnet, dass alle kritischen Verpackungsprozesse durchgeführt werden, während der Siliziumwafer intakt bleibt – vor dem Vereinzeln in einzelne Chips. In seinen frühen Ausführungen erforderte WLP explizit, dass alle Ein-/Ausgangsverbindungen (I/O) vollständig innerhalb der physischen Grenzen eines einzelnen Dies (Fan-in-Konfiguration) liegen, wodurch eine echte Chip-Scale-Package (CSP)-Struktur erreicht wurde. Diese sequenzielle Verarbeitung des gesamten Wafers bildet die Grundlage für Fan-in-WLP.

Aus Sicht der Systemintegration liegen die primären Einschränkungen dieser Architektur in:

1. Der Unterbringung der erforderlichen Anzahl von I/O-Verbindungen innerhalb des begrenzten Raums unterhalb des Dies.
2. Der Gewährleistung der Kompatibilität mit nachfolgenden Leiterplatten-Routing-Designs.

Angetrieben von der unaufhaltsamen Nachfrage nach Miniaturisierung, höheren Betriebsfrequenzen und Kostenreduzierung hat sich WLP als eine praktikable Alternative herauskristallisiert, wenn herkömmliche Verpackungslösungen (z. B. Drahtbonden oder Flip-Chip-Verbindungen) diesen strengen Anforderungen nicht gerecht werden.

Entwicklung zu Fan-Out-WLP
 

Die WLP-Landschaft hat sich erweitert und umfasst innovative Verpackungslösungen, die die Einschränkungen der Standard-Fan-in-Strukturen überwinden – jetzt als Fan-Out-WLP (FO-WLP) klassifiziert. Der Kernprozess beinhaltet:

1. Die-Einbettung:Vereinzelte Dies werden in ein Polymer oder ein anderes Substratmaterial mit einem Standard-Wafer-Formfaktor platziert, wodurch ein rekonstituierter Wafer entsteht.
2. RDL-Erweiterung:Der künstliche Wafer durchläuft identische Verpackungsprozesse wie herkömmliche Wafer. Der Abstand zwischen den Dies wird so konstruiert, dass periphere Substratbereiche erhalten bleiben, wodurch Fan-Out-Redistributionsschichten (RDLs) ermöglicht werden, die elektrische Verbindungen über den ursprünglichen Die-Footprint hinaus erweitern.

Dieser Durchbruch ermöglicht es miniaturisierten Dies, die Kompatibilität mit Standard-WLP-Ball-Grid-Array (BGA)-Pitches ohne physische Vergrößerung beizubehalten. Folglich erstreckt sich die Anwendbarkeit von WLP nun über monolithische Siliziumwafer hinaus und umfasst hybride Wafer-Level-Substrate, die kollektiv unter WLP kategorisiert werden.

Mit der Einführung von Through-Silicon-Vias (TSVs), integrierten passiven Bauelementen (IPDs), Chip-First/Chip-Last-Fan-Out-Techniken, MEMS/Sensor-Verpackungen und heterogener Prozessor-Speicher-Integration wurden verschiedene WLP-Architekturen kommerzialisiert. Wie in Abbildung 1 dargestellt, erstreckt sich das Spektrum über:

• Low-I/O-Wafer-Level-Chip-Scale-Packages (WLCSPs)
• Fan-Out-Lösungen mit hoher I/O-Dichte und hoher Komplexität

Diese Fortschritte haben neue Dimensionen im Wafer-Level-Packaging eröffnet.

Abbildung 1 Heterogene Integration mit WLP

I. Wafer-Level-Chip-Scale-Packaging (WLCSP)
 

WLCSP entstand um 2000 und war hauptsächlich auf Einzel-Die-Verpackungen beschränkt. Aufgrund seines inhärenten Designs bietet WLCSP eingeschränkte Multi-Komponenten-Integrationsfähigkeiten. Abbildung 2 zeigt eine einfache Einzel-Die-WLCSP-Struktur.

Abbildung 2 Einfacher Einzelmodus

Historischer Kontext

Vor WLCSP wurden die meisten Verpackungsprozesse (z. B. Schleifen, Vereinzeln, Drahtbonden) mechanisch durchgeführt und nach dem Vereinzeln durchgeführt (Abbildung 3).

Abbildung 3 Traditioneller Verpackungsprozessablauf

WLCSP entwickelte sich auf natürliche Weise aus dem Wafer-Bumping – einer Praxis, die IBM seit den 1960er Jahren einsetzte. Der Hauptunterschied liegt in der Verwendung von Lötstellen mit größerem Pitch im Vergleich zum traditionellen Bumping. Im Gegensatz zu herkömmlichen Verpackungen werden fast alle WLCSP-Prozesse parallel auf dem gesamten Wafer ausgeführt (Abbildung 4).

Abbildung 4 Wafer-Level-Chip-Scale-Package (WLCSP) Prozessablauf

Fortschritte und Herausforderungen

1. Miniaturisierung:Der Direct-Die-as-Package-Ansatz von WLCSP liefert den kleinsten kommerziell realisierbaren Formfaktor, der in kompakten Mobilgeräten weit verbreitet ist.
2. RDL-Integration:Frühe Versionen basierten ausschließlich auf Under-Bump-Metallisierung (UBM) und Lötstellen. Die zunehmende Komplexität erforderte Redistributionsschichten (RDLs), um die Platzierung der Lötstellen von den Bondpads zu entkoppeln, was die strukturelle Komplexität erhöhte.
3. Heterogene Integration:Innovationen ermöglichten das „Opossum-Style“-Stacking – ein ausgedünntes sekundäres Die, das Flip-Chip-gebondet unterhalb des primären Dies angeordnet ist und präzise in die Lötstellenlücken passt (Abbildung 5).

Abbildung 5 WLCSP, die zweite Form wird auf der Unterseite installiert

3D-Integration über TSVs

Die Einführung von Through-Silicon-Vias (TSVs) ermöglichte doppelseitige Verbindungen in WLCSPs. Während die TSV-Integration die „Via-First“- und „Via-Last“-Ansätze verwendet, verwendet WLCSP eine „Via-Last“-Methodik. Dies ermöglicht:

• Montage sekundärer Dies (z. B. Logik-/Analog-Dies auf MEMS oder umgekehrt) auf der Oberseite (Abbildung 6).

Abbildung 6 WLCSP Through-Silicon-Vias Dual-Side-Montage

• Ersatz von Chip-on-Board (COB)-Verpackungen in CMOS-Bildsensoren für die Automobilindustrie (z. B. 5,82 mm × 5,22 mm, 850 µm dicke BSI-Packages mit 3:1-Seitenverhältnis-TSVs, 99,27 % Siliziumgehalt) (Abbildung 7).

Abbildung 7 (a) Dreidimensionale Ansicht der CIS-WLCSP-Struktur; (b) Querschnitt von CIS-WLCSP.

Zuverlässigkeit und Branchendynamik

Mit der Verkleinerung der Prozessknoten und dem Wachstum der WLCSP-Abmessungen nehmen die Herausforderungen in Bezug auf Zuverlässigkeit und Chip-Package-Interaktion (CPI) zu – von der Herstellung über die Handhabung bis zur Leiterplattenmontage.

• Sechsseitiger (6S) Schutz: Lösungen wie Fan-in M-Series (lizenziert von Deca Technologies) adressieren die Anforderungen an den Seitenschutz.

• Lieferkette: Dominiert von OSATs (ASE/SPIL, Amkor, JCET), wobei Foundries (TSMC, Samsung) und IDMs (TI, NXP, STMicroelectronics) eine zentrale Rolle spielen.

Als spezialisierter Anbieter von Wafer-Level-Packaging-Lösungen bietet ZMSH fortschrittliche WLP-Technologien, einschließlich Fan-in- und Fan-out-Konfigurationen, um den wachsenden Anforderungen von Halbleiteranwendungen gerecht zu werden. Wir bieten End-to-End-Dienstleistungen von der Konstruktion bis zur Serienproduktion mit Fachwissen in hochdichten Verbindungen und heterogener Integration für MEMS, Sensoren und IoT-Geräte. Unsere Lösungen gehen auf die wichtigsten Herausforderungen der Branche in Bezug auf Miniaturisierung und Leistungsoptimierung ein und helfen Kunden, die Produktentwicklungszyklen zu beschleunigen. Mit umfassender Erfahrung in Bumping, RDL-Bildung und abschließenden Tests liefern wir zuverlässige, kostengünstige Verpackungslösungen, die auf spezifische Anwendungsanforderungen zugeschnitten sind.